Комп’ютерна Модель Блоку LRU Кеш - пам’яті Процесорного Ядра Архітектури ІА - 32
Ключові слова:
алгоритм pseudo-LRU, функціональна логіка, внутрішня кеш-пам’ять, блок LRUАнотація
в представленій науково-дослідницькій праці автором вирішується задача синтезу функціональної логіки роботи блоку LRU внутрішньої кеш-пам’яті центрального процесора при умовах промахів, влучань та заповнень рядків блоку даних внутрішньої кеш-пам’яті. Аналізується архітектура моделей логіки обрання рядків серед недостовірних певної множини для заповнення та логіки керування заміщенням рядків при повній достовірності обраної множини блоку даних. Проводиться мінімізація неповністю визначених функцій, що перемикаються: B + =f(L,B) обрання рядків множини серед достовірних та формування значень бітів В2 +В1 +В0 + блоку LRU з урахуванням попереднього стану цих бітів. В результаті синтезу отримані мінімальні логічні рівняння, які описують певну функціональну логіку реальної роботи блоку LRU внутрішньої кеш-пам’яті, як компоненти центрального процесора архітектури IA-32.
